Automatische formale Verifikation der Fehlertoleranz von Schaltkreisen (Automated Formal Verification of Fault Tolerance for Circuits)

Zusammenfassung Die kontinuierliche Verringerung der Strukturgrößen führt zu einer erhöhten Fehleranfälligkeit von digitalen Schaltungen. Sowohl Produktionsfehler als auch transiente Fehler können die Funktionsfähigkeit beeinflussen. Deshalb wird die Untersuchung der Fehlertoleranz im Entwicklungsprozess zunehmend wichtig. In dieser Arbeit wird ein formales Verfahren zur Berechnung der Fehlertoleranz bzgl. kurzzeitig auftretenden Fehlern vorgestellt. Darüber hinaus werden Erweiterungen zur Erhöhung der Genauigkeit, zur Beschleunigung und für die Behandlung von Mehrfachfehlern vorgeschlagen. Summary Continuously shrinking feature sizes lead to an increasing vulnerability of digital circuits. Manufacturing failures, transient faults, or induced bit-flips may tamper the functionality. Thus, analyzing the fault tolerance of a given implementation becomes an important step in the design process. In this work we present a formal method to compute fault tolerance with respect to single soft errors. Extensions are proposed to increase the accuracy, to improve the run time, and to cope with multiple faults.